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延迟线信号电压数字控制DC/DC变换器中ADC的设计

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DC/DC变换器有两种控制方式:模拟控制方式和数字控制方式。传统的DC/DC变换器一般采用模拟控制方式,它具有体积小,功耗低等优点,但易受噪声影响。而数字控制的DC/DC变换器对工艺参数和环境不敏感、控制算法可通过编程实现、易于集成,且能大大缩短产品的开发周期。正是由于数字控制方式的这些优点,数字DC/DC变换器得到人们的广泛关注。

1 DC/DC变换器结构
数字控制器主要由模数转换器(ADC)、数字补偿器(Digital Compensator)和数字脉冲宽度调制器(DPWM)组成。一种常用的数字控制器如图1所示。主电路输出电压与基准电压经ADC进行比较并转换为相应的数字误差信号,数字补偿器则根据误差进行补偿得到给定数字信号。经DPWM转换成时间信号,控制主电路开关通断。

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2 延迟线ADC
标准CMOS工艺下一个逻辑门延迟td与电源电压VDD叻有这样一个关系

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其中,K是一个与器件和工艺有关的常数,Vth是MOS器件的阈值电压。当VDD大于Vth时,td可看作与VDD成反比。
延迟线ADC由延迟链、寄存器组和译码电路组成,结构如图2所示。一串延迟单元组成延迟链。一种可行的延迟单元的结构如图3所示。它由一个反相器与一个或非门级联得到。每个延迟单元都有一个输入端,一个复位端和一个输出端。

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给定一个开始信号AD_Stan,经一定时间间隔后产生一个采样脉冲信号sample,作为D触发器的控制信号。在采样信号有效时对D触发器的输入信号进行锁存,将D触发器的输出信号送至译码电路得到最后的误差信号。图4是延迟线ADC的时序图,假设图2中n=8。在采样信号有效时,AD_Start信号正好传到第5个延迟单元,于是q1~q5输出为1,q6~q8输出为0。采样电压越大,延迟时间td越小,信号传播得越快,输出的温度计码中的1的个数越多。译码电路再将温度计码转换为所需要的二进制码。延迟线ADC即通过输入电源对延迟链供电,根据延迟链延迟时间的大小来确定输入的大小。

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3 差分延迟线ADC
3.1 差分延迟线ADC结构分析
延迟线ADC结构简单,功耗小,但易受工艺和温度环境影响,且采样信号需外部产生,增加了电路的复杂性,而且采样信号的延迟大小会影响ADC量化电平的大小,使得系统输出不易稳定。
差分延迟线结构是对延迟线结构的一种改进,结构图如图5所示。差分延迟线ADC由两条全同的延迟链组成,主延迟链(Primary delay-line)和参考延迟链(Reference delay-line)。参考延迟链可经主延迟链复制而来。两条差分延迟链共用一个启动信号AD_Start,使两条延迟链的工作状态完全相同。差分延迟链的两个输入分别是采样电压Vsense和基准。

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电压Vref,Vsense须小于Vref,根据电压越大延迟越小的原理,参考延迟链先于主延迟链传播完,将与主延迟链相连的D触发器打开,对主延迟链上的Vsense进行采样。这样就实现了将采样电压与基准电压作比较,再通过译码电路得到系统需要的数字误差信号。
差分延迟线ADC的控制信号在内部产生,进一步简化了电路结构。采用差分形式输入,使得采样电压和基准电压同时受到温度和工艺偏差的影响,减少主延迟链的延时偏差。

3.2 差分延迟线ADC建模
设延迟链中的延迟单元个数为N,延迟时间td是VDD的函数:td=td(VDD),则有

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即转换时间Tc是分辨率Vq,延迟时间td以及延迟函数的斜率的函数。
图6为0.13μm CMOS工艺下单个延迟单元与VDD的关系曲线。

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4 设计方法和仿真结果
延迟单元对精度要求较高,采用全定制设计,而译码电路对精度要求较低,采用基于标准库单元设计,整体电路使用Hsim进行数模混合仿真。

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设计时,基准电压为1.5V,工作频率是1.5MHz,输入电压从0.7~1.5V线性上升,输出为译码后的结果,即6位数字信号e。Vsense每增加或减少12.5mV,e增加或减少“1”,但e的最大值是63。图7为0.13μm CMOS工艺下差分延迟线ADC的输入输出曲线,可以看出,差分延迟线ADC的输出没有明显偏移,零输入对应零输出,线性度良好。

5 结束语
本文在分析了应用于数字控制DC/DC变换器中的ADC的特点的基础上,研究了差分延迟线ADC的建模和实现。该差分延迟线ADC电路结构简单,不需要外部电路产生控制信号,可抵消部分工艺偏差。该ADC转换速率很快,功耗低,适合应用在高频数字DC/DC变换器中。

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